prikaz prve stranice dokumenta DIZAJN ELEKTRIČKOG SKLOPA FAZNO ZAKLJUČANE PETLJE
Pristup korisnicima matične ustanove
završni rad
DIZAJN ELEKTRIČKOG SKLOPA FAZNO ZAKLJUČANE PETLJE
2020. urn:nbn:hr:228:606585
Madunić, Andrea
Sveučilište u Splitu
Sveučilišni odjel za stručne studije

Citirajte ovaj rad

Madunić, A. (2020). DIZAJN ELEKTRIČKOG SKLOPA FAZNO ZAKLJUČANE PETLJE (Završni rad). Preuzeto s https://urn.nsk.hr/urn:nbn:hr:228:606585

Madunić, Andrea. "DIZAJN ELEKTRIČKOG SKLOPA FAZNO ZAKLJUČANE PETLJE." Završni rad, Sveučilište u Splitu, Sveučilišni odjel za stručne studije, 2020. https://urn.nsk.hr/urn:nbn:hr:228:606585

Madunić, Andrea. "DIZAJN ELEKTRIČKOG SKLOPA FAZNO ZAKLJUČANE PETLJE." Završni rad, Sveučilište u Splitu, Sveučilišni odjel za stručne studije, 2020. https://urn.nsk.hr/urn:nbn:hr:228:606585

Madunić, A. (2020). 'DIZAJN ELEKTRIČKOG SKLOPA FAZNO ZAKLJUČANE PETLJE', Završni rad, Sveučilište u Splitu, Sveučilišni odjel za stručne studije, citirano: 25.05.2022., https://urn.nsk.hr/urn:nbn:hr:228:606585

Madunić A. DIZAJN ELEKTRIČKOG SKLOPA FAZNO ZAKLJUČANE PETLJE [Završni rad]. Split: Sveučilište u Splitu, Sveučilišni odjel za stručne studije; 2020 [pristupljeno 25.05.2022.] Dostupno na: https://urn.nsk.hr/urn:nbn:hr:228:606585

A. Madunić, "DIZAJN ELEKTRIČKOG SKLOPA FAZNO ZAKLJUČANE PETLJE", Završni rad, Sveučilište u Splitu, Sveučilišni odjel za stručne studije, Split, 2020. Dostupno na: https://urn.nsk.hr/urn:nbn:hr:228:606585

Za citiranje koristite ovu mrežnu adresu: https://urn.nsk.hr/urn:nbn:hr:228:606585
Prijavite se u repozitorij kako biste mogli spremiti objekt u svoju listu.
Podaci o radu
NaslovDIZAJN ELEKTRIČKOG SKLOPA FAZNO ZAKLJUČANE PETLJE
Naslov (engleski)DESIGN OF THE ELECTRONIC CIRCUIT OF PHASE LOCKED LOOP
AutorAndrea Madunić
MentorTonko Kovačević (mentor)
Član povjerenstvaPredrag Đukić (član povjerenstva)
Član povjerenstvaMarko Vukšić (član povjerenstva)
Ustanova koja je dodijelila
akademski / stručni stupanj		Sveučilište u Splitu
Sveučilišni odjel za stručne studije
Split
Datum i država obrane2020-09-18, Hrvatska
Znanstveno / umjetničko
područje, polje i grana		TEHNIČKE ZNANOSTI
Elektrotehnika
Sažetak
U ovom radu opisan je dizajn i simulacija fazno zaključane petlje (engl. phase locked lopp - PLL). PLL je napredna tema i zahtjeva znanje o upravljačkim te analognim i digitalnim sustavima kao i osnove komunikacija za potpuno razumijevanje. PLL-ovi se sastoje od tri osnova elementa: detektor faze, niskopropusnog filtera i naponski upravljanog oscilatora. Unatoč širokoj primjeni PLL-a u radu se prikaziva dizajn PLL-a kao sintetizatora frekvencije. Sintetizator frekvencije je elektronički sklop koji koji generira određeni pojas frekvencija iz jedne referentne frekvencije. Sklop se danas najviše koristi u telekomunikcijama, od Wi-Fi usmjerivača i mobilnih telefona do sve do komunikacijskih sustava vrlo visokih performansi, sateliskih veza i slično. U teorijskom dijelu završnog rada će biti opisani dijelovi samog sklopa i njihove funkcije te potom simulacija u TINI te rezultati i mjerenja na ASLK PRO platformi Texas Instrumentsa. Cilj je realizirati sintetizator frekvencije koji će na temelju ulazne frekvencije na izlazu generirati frekvenciju od 5,5 kHz.
Sažetak (engleski)
This project describes the design and simulation of a phase locked loop. A PLL is an advanced topic and requires knowledege of control system, analog and digital design, as well as communication basics to fully undederstand. A PLL often often consists of a phase detector, lowpass filter, and a voltage controlled oscillator. Despite the wide application of PLL, the paper presents the design of PLL as a frequency synthesizer. A frequency synthesizer is an electronic circuit that generates a specific frequency band from a single reference frequency. Today, the circuit id mostly used in telecommunications, from Wi-Fi routers and mobile phones to very high-performance communication systems, satellite connections and etc. The theoretical part of the final paper will describe the parts of the circuit and their functions, and then simulation in TINA and the results and measurements on the ASLK PRO platform of Texas Instruments. The goal is to implement a frequency synthesizer that will generate a frequency of 5,5 kHz at the output, based on the input frequency.
Ključne riječi
Ključne riječi (engleski)
Jezikhrvatski
URN:NBNurn:nbn:hr:228:606585
Studijski programNaziv: Elektronika
Vrsta studija: stručni
Stupanj studija: preddiplomski
Akademski / stručni naziv: stručni/a prvostupnik/prvostupnica (baccalaureus/baccalaurea) inženjer/inženjerka elektronike (bacc. ing. el.)
Vrsta resursaTekst
Način izrade datotekeIzvorno digitalna
Prava pristupaPristup korisnicima matične ustanove
Uvjeti korištenjaIkona licence Zaštićeno autorskim pravom.
Datum i vrijeme pohrane2020-11-24 12:09:34