prikaz prve stranice dokumenta IMPLEMENTACIJA AES ALGORITMA OPTIMIZIRANA ZA FPGA
  Preuzmi
PDF 1.85 MB
diplomski rad
IMPLEMENTACIJA AES ALGORITMA OPTIMIZIRANA ZA FPGA
2024. urn:nbn:hr:228:292232
Gašperov, Duje
Sveučilište u Splitu
Sveučilišni odjel za stručne studije
Odsjek za elektrotehniku

Citirajte ovaj rad

Gašperov, D. (2024). IMPLEMENTACIJA AES ALGORITMA OPTIMIZIRANA ZA FPGA (Diplomski rad). Split: Sveučilište u Splitu. Preuzeto s https://urn.nsk.hr/urn:nbn:hr:228:292232

Gašperov, Duje. "IMPLEMENTACIJA AES ALGORITMA OPTIMIZIRANA ZA FPGA." Diplomski rad, Sveučilište u Splitu, 2024. https://urn.nsk.hr/urn:nbn:hr:228:292232

Gašperov, Duje. "IMPLEMENTACIJA AES ALGORITMA OPTIMIZIRANA ZA FPGA." Diplomski rad, Sveučilište u Splitu, 2024. https://urn.nsk.hr/urn:nbn:hr:228:292232

Gašperov, D. (2024). 'IMPLEMENTACIJA AES ALGORITMA OPTIMIZIRANA ZA FPGA', Diplomski rad, Sveučilište u Splitu, citirano: 14.11.2024., https://urn.nsk.hr/urn:nbn:hr:228:292232

Gašperov D. IMPLEMENTACIJA AES ALGORITMA OPTIMIZIRANA ZA FPGA [Diplomski rad]. Split: Sveučilište u Splitu; 2024 [pristupljeno 14.11.2024.] Dostupno na: https://urn.nsk.hr/urn:nbn:hr:228:292232

D. Gašperov, "IMPLEMENTACIJA AES ALGORITMA OPTIMIZIRANA ZA FPGA", Diplomski rad, Sveučilište u Splitu, Split, 2024. Dostupno na: https://urn.nsk.hr/urn:nbn:hr:228:292232

Za citiranje koristite ovu mrežnu adresu: https://urn.nsk.hr/urn:nbn:hr:228:292232
Prijavite se u repozitorij kako biste mogli spremiti objekt u svoju listu.
Podaci o radu
NaslovIMPLEMENTACIJA AES ALGORITMA OPTIMIZIRANA ZA FPGA
Naslov (engleski)FPGA-OPTIMIZED AES ALGORITHM IMPLEMENTATION
AutorDuje Gašperov
MentorTonko Kovačević (mentor)
Član povjerenstvaToni Jončić (član povjerenstva)
Član povjerenstvaMarko Vukšić (član povjerenstva)
Ustanova koja je dodijelila
akademski / stručni stupanj		Sveučilište u Splitu
(Sveučilišni odjel za stručne studije)
(Odsjek za elektrotehniku)
Split
Datum i država obrane2024-09-18, Hrvatska
Znanstveno / umjetničko
područje, polje i grana		TEHNIČKE ZNANOSTI
Elektrotehnika
Sažetak
Projektni zadatak bio je dizajnirati digitalni logički sklop s ciljem implementacije na FPGA platformi. Rješenje ću izraditi u Vivado razvojnom okruženju koristeći Verilog HDL za Xilinx Zynq Ultrascale+ MPSoC. Testiranje i implementaciju ću odraditi na Xilinx ZCU102 razvojnoj ploči.
Sažetak (engleski)
The project task was to design a digital logic circuit with the aim of implementation on an FPGA platform. I will build the solution in Vivado development environment using Verilog HDL for Xilinx Zynq Ultrascale+ MPSoC. I will do the testing and implementation on a Xilinx ZCU102 development board.
Ključne riječi
Ključne riječi (engleski)
Jezikhrvatski
URN:NBNurn:nbn:hr:228:292232
Studijski programNaziv: Elektrotehnika
Vrsta studija: stručni
Stupanj studija: diplomski
Akademski / stručni naziv: magistar/magistra inženjer/inženjerka elektrotehnike (mag. ing. el.)
Vrsta resursaTekst
Način izrade datotekeIzvorno digitalna
Prava pristupaOtvoreni pristup
Uvjeti korištenjaIkona licence Zaštićeno autorskim pravom.
Datum i vrijeme pohrane2024-11-05 14:39:52